嵌入式微處理器MCF5249及其應用
摘要：文中介紹了MOTOROLA公司的嵌入式微處理器MCF5249的原理、特點和引腳功能，說明了基于該處理器和嵌入式操作系統UCLINUX的網絡相機結構，給出了用MCF5249進行網絡相機設計時的資源分配情況及電路設計注意事項。關鍵詞：MCF5249；嵌入式微處理器；JPEG
１ 概述
ＭＣＦ５２４９是ｍｏｔｏｒｏｌａ公司推出的３２位嵌入式微處理器，該器件以ＣｏｌｄＦｉｒｅ ３２ 位微處理機體系結構為基礎，并帶有９６ｋＢ 的片內ＳＲＡＭ、８ｋＢ 指令高速緩存、兩個獨立ＵＡＲＴ 和１６ 位定時器以及一個ＰＬＬ 時鐘，同時還帶有軟件監視時鐘、ＧＰＩＯ 線路、兩個Ｉ２Ｃ接口、ＱＳＰＩ口、４通道ＤＭＡ和一個非粘合性ＳＤＲＡＭ 控制器。此外，該器件還集成了一個１２位ＤＡＣ和一個增強型累積乘法?ＥＭＡＣ?單元，可用來為音頻和其它應用提供快速運算和信號處理所需的ＤＳＰ 功能。ＭＣＦ５２４９的最高工作頻率為１４０ＭＨｚ，性能可達１２５Ｄｈｒｙｓｔｏｎｅ ２．１ ＭＩＰＳ，而功耗僅為每兆赫１．３ｍＷ。因而可廣泛用于音頻設備、成像、生物統計學和工業控制等領域。
２ 性能特點及引腳說明
ＭＣＦ５２４９內含Ｖ２ ＣｏｌｄＦｉｒｅ 處理器核、９６ｋＢ 靜態ＳＲＡＭ、８ｋＢ 指令緩存、ＥＭＡＣ增強型累積乘法單元、２ 個獨立的通用異步收發器?ＵＡＲＴｓ?、２ 個獨立的１６ 位定時器、兩個獨立的Ｉ２Ｃ 接口、以及１６－ｂｉｔ寬度的四通道的ＳＤＲＡＭ控制器等模塊，另外ＭＣＦ５２４９還集成了ＰＬＬ和軟件看門狗?Ｓｏｆｔｗａｒｅ ｗａｔｃｈｄｏｇ?、數字音頻傳輸和接收口（符合ＩＥＣ９５８音頻協議）及ＩＤＥ和ＳｍａｒｔＭｅｄｉａ接口等。圖１所示是ＭＣＦ５２４９的主要功能框圖。
ＭＣＦ５２４９能夠支持ＣＤ－ＲＯＭ和ＣＤ－ＲＯＭ ＸＡ塊編碼和解碼功能，并具有４個可編程選擇的后臺實時處理Ｄｅｂｕｇ模塊。
圖1
ＭＣＦ５２４９芯片的內核電壓為１．８Ｖ，Ｉ／Ｏ電壓為３．３Ｖ，具有１６０腳ＭＡＰＢＧＡ（１４０ＭＨｚ的最高頻率）和１４４腳ＱＦＰ（１２０ＭＨｚ的最高頻率）兩種封裝形式。其中１６０腳的ＭＣＦ５２４９比１４４腳增加了ＱＳＰＩ ＣＳ１等功能管腳.
２．１ 采用ＭＣＦ５２４９構成的網絡相機
基于ＭＣＦ５２４９的上述功能，筆者設計了一種能夠對采集到的圖像進行實時網絡傳輸的嵌入式相機系統。如圖３所示?它由圖像傳感器、幀存儲器、網絡控制器、鍵盤、顯示模塊等部分組成。其中圖像傳感器采用ＯＭＮＩＶＩＳＩＯＮ公司的ＯＶ９６２０高分辨率ＣＭＯＳ圖像傳感器。該傳感器具有１２８０×１０２４的分辨率和１０２４等級的色度信息。最高拍攝速度可達每秒十五幀。ＯＶ９６２０的控制端口與ＭＣＦ５２４９的Ｉ２Ｃ口直接相連。為了使輸出的圖像數據方便地同幀存儲器相連，筆者設計時只用了高八位數據。幀存儲器采用ＩＳＳＩ公司的１８Ｍｂｉｔ存儲器ＩＳ６１ＬＰＤ１０２４１８Ａ。該存儲器的數據讀取速率為７ｎｓ，且控制簡單，易于使用。設置存儲器是由于像素的速率與ＭＣＦ５２４９的速率不匹配，而用其起緩存作用的。網絡控制器選用ＤＡＶＩＣＯＭ公司的ＤＭ９０００快速以太網控制處理器，該處理器配備有標準１０Ｍ以太網接口，包括ＭＡＣ和ＰＨＹ。物理層支持以太網接口協議。由于數據有時是以猝發形式收到的，因此，ＤＭ９０００還集成有接收緩沖區，以便在接收到數據時能把數據放到這個緩沖區中，然后由數據鏈路層直接從該緩沖區里取走數據。鏈路層通常包括操作系統中的設備驅動程序和計算機中對應的網絡接口卡，它們一起處理與電纜的物理接口細節數據，它的緩沖區可用來暫時存儲要發送或接收的幀。ＭＣＦ５２４９在使用時還需輔以４Ｍ×１６位數據寬度的ＳＤＲＡＭ和４ＭＢ的在線可擦除ＦＬＡＳＨ ＭＸ２９ＬＶ１６０ＢＴＣ。
該系統工作時，首先通過ＦＬＡＳＨ自動加載操作系統，然后由系統控制ＭＣＦ５２４９的Ｉ２Ｃ接口以控制傳感器曝光并將一幀圖像寫入ＳＲＡＭ。采集結束后，ＭＣＦ５２４９通過ＧＰＩＯ口讀入像素數據，并通過內部嵌入的ＪＰＥＧ圖像壓縮編碼模塊將其轉換成易于網絡傳輸的低數據量圖像數據流，然后輸出給ＤＭ９０００網絡控制器，最后傳輸至網絡。(范文先生網www.ycxgx.cn收集整理)
針對不同要求，可將該相機的圖像分辨率分為３２０×２４０、６４０×４８０、１０２４×７６９三種等級，不同等級分辨率對應的圖像處理速度分別為１５ｆｐｓ（ｆｒａｍｅ ｐｅｒ ｓｅｃｏｎｄ） 、１０ｆｐｓ、３ｆｐｓ。圖２所示是該系統的總體框架。其中的顯示模塊采用６９６３系列１２８×６４的ＬＣＤ，主要用來顯示系統時鐘、系統狀態以及卡的ＩＤ號等。
４ 結束語
在采用ＭＣＦ５２４９設計網絡圖像傳輸系統時，還應注意以下幾點：
（１） 合理的地層和電源層隔離
建議使用較為完整的一個ＰＬＡＮＥ 作為地層，如果存在多個“地”（例如：數字地，模擬地，保護地等），則應在同一個地層上適當分割。其電源層也應與之類似。此外，還應當注意低噪聲電路部分電源和高噪聲電路部分電源的隔離或濾波。
（２） 合理的去耦電容排布
在電源進線端，各個數字芯片電源引腳的附近一般都分布有適當的去耦電容。設計時應使之與核心板隔離，同時還應在各個端口使用適當的輸入輸出緩沖。
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