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用CPLD實現DSP與PLX9054之間的連接
摘要：介紹了利用CPLD實現DSP芯片TMS320C6711b和PCI橋芯片PLX9054之間高速數據傳輸的系統設計方法，并給出了相應的系統設計原理圖，同時對該系統的性能進行了分析。關鍵詞：PCI總線；TMS320C6711b；HPI(host port interface)；局部總線；PLX9054
ＣＰＬＤ是一種復雜的用戶可編程邏輯器件。它以操作靈活，開發迅速，投資風險低，可多次編程擦寫和在系統可編程（Ｉｎ Ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）等特點而成為一種可優化硬件電路設計且具競爭力的產品。近年來，隨著微電子集成工藝的不斷發展，各種系列的ＣＰＬＤ可為簡單ＰＡＬ綜合設計到先進實時硬件現場升級等全部范圍內的任務設計提供全套的解決方法。本文將給出如何使用Ｘｉｌｉｎｘ公司的ＣＰＬＤ器件ＸＣ９５００ＬＶ實現ＰＬＸ９０５４的局部總線 （ｌｏｃａｌ ｂｕｓ）和ＤＳＰ的ＨＰＩ口之間的實時通信方法。采用這種設計可以以單字或ＤＭＡ方式完成主機與ＤＳＰ之間的高速數據傳輸，傳輸速率可達到１６Ｍｂ／ｓ。該方法可廣泛應用于實時圖形、圖像及動畫處理等場合。
圖1
１ 設計需求
１．１ ｌｏｃａｌ ｂｕｓ接口要求
ＰＬＸ９０５４是ＰＣＩ接口專用主從器件，包括通信、網絡、磁盤控制、多媒體等高性能接口功能。ＰＬＸ９０５４可以以多種方式實現從ｐｃｉ ｂｕｓ端到ｌｏｃａｌ ｂｕｓ端(局部總線)的數據轉移, 如直接傳輸，ＤＭＡ控制傳輸等。通過ｐｃｉ ｂｕｓ和ｌｏｃａｌ ｂｕｓ之間以六個可編程ＦＩＦＯ的不同連接可實現突發并發傳輸， 同時也可通過串行ＥＥＰＲＯＭ或ＰＣＩ主控設備對ＰＬＸ９０５４內部的配置寄存器進行設置，其簡化框圖如圖１所示。圖中，通過配置ＥＥＰＲＯＭ可設置ＰＬＸ９０５４作為ＰＣＩ總線的從設備?工作在Ｃ模式下（數據、地址總線非復用），該模式下的ｌｏｃａｌ ｂｕｓ數據寬度為１６ｂｉｔ，同時，通過使能外部設備就緒信號ＲＥＡＤＹ還可以禁止無限爆發操作（屏蔽ＢＴＥＲＭ ｂｉｔ）。
Ｌｏｃａｌ ｂｕｓ端的讀、寫時序基本相同，圖２所示是其單字讀寫操作時序。以寫周期為例，首先，ＰＬＸ９０５４通過置ＬＨＯＬＤ信號有效來申請ｌｏｃａｌ ｂｕｓ的主控權，在收到ｌｏｃａｌ ｂｕｓ仲裁的響應信號ＬＨＯＬＤＡ之后，ＰＬＸ９０５４將成為ｌｏｃａｌ ｂｕｓ的主控，隨后置ＡＤＳ信號為低，使得地址總線信號ＬＡ[３１：２]、字節使能信號ＬＢＥ[３：０]和讀寫選擇信號ＬＷ／ Ｒ 進入有效狀態，一個ＬＣＬＫ周期之后，９０５４停止驅動ＡＤＳ，這時，地址總線ＬＡ[３１：２]上的地址信號將保持有效直至數據線上的數據有效并保持一個ＬＣＬＫ周期。數據線ＬＤ[１５：０]上的數據信號由ＲＥＡＤＹ驅動， ＲＥＡＤＹ表示ｌｏｃａｌ ｂｕｓ設備已經準備好，可以發送或者接收數據。ＢＬＡＳＴ信號由ＰＬＸ９０５４提供，ＢＬＡＳＴ信號為低表示一次傳輸的最后一個字節，ＢＬＡＳＴ的上升沿可用于標志一次數據傳輸的完成。一個ＬＣＬＫ周期之后，ＰＬＸ９０５４拉低ＬＨＯＬＤ?以放棄對ｌｏｃａｌ ｂｕｓ的主控權，此后，ｌｏｃａｌ ｂｕｓ仲裁響應９０５４的ＬＨＯＬＤ信號，并拉低ＬＨＯＬＤＡ以收回ｌｏｃａｌ ｂｕｓ主控權，這時的ｌｏｃａｌ ｂｕｓ置于閑置狀態。這里，ＰＬＸ９０５４作為ｌｏｃａｌ ｂｕｓ主控權的唯一申請者，只要提出總線申請，ｌｏｃａｌ ｂｕｓ仲裁就會立即響應該申請。
１．２ ＨＰＩ口設計要求
ＨＰＩ口是一種數據寬度為１６ｂｉｔ的并行端口（Ｃ６４＊＊系列ＤＳＰ中，ＨＰＩ口的數據寬度達到３２ｂｉｔ）。通過ＨＰＩ口，主機可以直接對ＣＰＵ的存儲器空間進行操作。在Ｃ６２１＊／Ｃ６７１＊系列ＤＳＰ中，沒有留出專門的ＥＤＭＡ通道來執行ＨＰＩ口的訪問操作，而是直接將ＨＰＩ口連接到內部的地址產生硬件上，因而提高了對內部存儲空間的訪問速度。ＨＰＩ口內部加入了兩個八級深度的讀寫緩沖，可以執行地址自增的讀寫操作，提高讀寫操作的吞吐量。ＨＰＩ口為內部ＣＰＵ提供了標準３２ｂｉｔ的數據接口，同時為外部主機也提供了一個經濟的１６ｂｉｔ接口，所以對外部主機而言，每次讀寫必須執行成對的１６ｂｉｔ操作。
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ＨＰＩ口內部有三個寄存器，分別是控制寄存器（ＨＰＩＣ），地址寄存器（ＨＰＩＡ）和數據寄存器（ＨＰＩＤ）。這三個寄存器可以直接被主機訪問，主機每執行一次對ＣＰＵ內部存儲空間的訪問都必須先對控制寄存器和地址寄存器寫入相應的值，然后才能對數據寄存器進行讀寫操作。ＨＰＩ口的外部接口是由數據總線ＨＤ?１５：０?以及一部分用于描述和控制ＨＰＩ接口的控制信號組成，這些控制信號的具體類型如下：
ＨＣＮＴＬ[１:０]：控制ＨＰＩ的操作類型;
ＨＨＷＩＬ：半字確認輸入，“０”，“１”分別表示一次字傳輸的第一個半字和第二個半字；
ＨＲ／Ｗ：讀／寫選擇；
ＨＲＤＹ：就緒狀態標志；
ＨＩＮＴ：中斷標志，ＤＳＰ向主機提出中斷；
ＨＡＳ：區別地址／數據復用總線的數據與地址；
ＨＤＳ１，ＨＤＳ２，ＨＣＳ：數據選
通輸入，三者配合可用于產生一個ＨＰＩ內部選通信號ＨＳＴＲＯＢＥ：
ＨＳＴＲＯＢＥ ＝[ＮＯＴ（ＨＤＳ１ ＸＯＲ ＨＤＳ２）] ＯＲ ＨＣＳ；
對于一個寫ＨＰＩ口的操作，應首先使能ＨＣＳ，變化ＨＤＳ１或ＨＤＳ２，可使ＨＳＴＲＯＢＥ信號產生一個下降沿，ＨＰＩ口在這個下降沿采樣控制信號ＨＣＮＴＬ?１：０?、ＨＨＷＩＬ和ＨＲ／Ｗ，同時在使能ＨＣＳ的同時扇出ＨＲＤＹ，以使主機進入等待狀態，直到ＨＲＤＹ產生下降沿，表明ＨＰＩＤ已清空，可以接收新的數據。此時ＨＳＴＲＯＢＥ也將產生一個上升沿，并采樣ＨＤ?１５：０?上的數據并將其送入ＨＰＩＤ，以完成第一個半字的寫入。對于第二個半字的寫入，由于３２ｂｉｔ的ＨＰＩＤ已經清空，可以直接寫入數據，不會出現未準備好的情況，所以ＨＲＤＹ一直保持為低，與第一個字節的寫入相同，該操作也在ＨＳＴＲＯＢＥ的下降沿采樣控制信號，并在ＨＳＴＲＯＢＥ的上升沿采樣數據總線ＨＤ[１５：０]的數據并送入ＨＰＩＤ，以完成一個３２ｂｉｔ的寫入操作。
圖3
對于讀ＨＰＩ的操作，當ＨＣＳ有效且在主機不采用地址自增方式從ＨＰＩＤ執行讀操作時（ｃａｓｅ１），ＨＰＩ會向內部地址產生電路送一個讀請求，ＨＣＳ的下降沿可使ＨＲＤＹ變為高電平，直到內部地址產生電路將請求的數據載入ＨＰＩＤ，ＨＲＤＹ變為有效狀態為止，此時數據線上的數據為讀出的數據，而且該數據將保持有效直到ＨＳＴＲＯＢＥ上升沿采樣數據后１０ｎｓ左右。由于在第二次讀操作開始時，數據已經出現在ＨＰＩＤ上了，因此，第二個半字的讀操作將不會遇到未準備好的情況；在ＨＰＩＤ以地址自增方式進行讀操作時，ＨＣＳ在整個多個字節的傳輸過程中始終保持有效，一旦完成現在的讀操作，下一地址的數據馬上被取出。因此，完成現在讀操作的第二個半字的傳輸之后（在ＨＳＴＲＯＢＥ的第二個上升沿），將由ＨＳＴＲＯＢＥ的下降沿（通過變化ＨＤＳ１或者ＨＤＳ２來產生）扇出ＨＲＤＹ信號，以用于指示ＨＰＩ正忙于數據的預讀取。
圖３是ＨＰＩ的讀、寫時序圖，這里ＨＡＳ一直接高電平。
２ 設計實現
該系統中ＣＰＬＤ的功能主要是完成ｌｏｃａｌ ｂｕｓ端和ＨＰＩ端口之間控制信號和數據總線的連接，并保證數據傳輸的可靠性。通過以上對ｌｏｃａｌ ｂｕｓ和ＨＰＩ讀寫時序的分析可見，一些關鍵信號，如ＨＣＳ、ＲＥＡＤＹ、ＨＲＤＹ的時序設計很重要，實際上，整個ＣＰＬＤ設計的主要任務也是圍繞這幾個信號的設計展開的。
圖4
由ＨＣＳ、ＨＤＳ１和ＨＤＳ２共同作用產生的ＨＰＩ口內部信號ＨＳＴＲＯＢＥ的上升沿和下降沿，直接控制著送入ＨＰＩ端口的數據信號和控制信號，而且ＨＳＴＲＯＢＥ變化速率決定了數據傳輸的速率，由此可見，該信號是一個非常關鍵的信號。這里ＨＣＳ信號作為字節傳輸標志信號，它在一次數據傳輸的過程中始終保持有效。而在數據傳輸結束之后，將ＨＣＳ拉高即可控制ＨＲＤＹ信號，以使其恢復到初始狀態，從而為下一次的讀寫操作做好準備。設計時，可用ＨＤＳ１或ＨＤＳ２中的一個固定接至高電平，另一個用來控制ＨＳＴＲＯＢＥ以產生上升沿和下降沿。筆者在設計時將ＨＤＳ１固定接高電平，并由ＡＤＳ和ＨＲＤＹ信號產生邏輯來控制ＨＤＳ２信號。當ＨＲＤＹ處于無效狀態（即ＨＰＩ端口未準備就緒）時，ＨＤＳ２信號不變，不采樣任何信號；而當ＨＲＤＹ有效時，ＨＤＳ２信號同ＡＤＳ信號保持一致，并在ＡＤＳ的下降沿采樣控制信號，在上升沿采樣數據信號。另外，在一次傳輸開始之前和結束之后，ＨＤＳ２都要保持為高電平。
對于其它一些控制信號（如高低字節標志信號ＨＨＷＩＬ），由于它們是隨著ＨＳＴＲＯＢＥ上升沿的出現不斷產生０和１的交替變化，所以，可用ＨＤＳ２作為時鐘輸入的兩分頻電路來產生ＨＨＷＩＬ；而ｌｏｃａｌ ｂｕｓ申請應答信號ＬＨＯＬＤＡ，則可由ＬＨＯＬＤ信號經一個ＬＣＬＫ的延遲后輸出產生；ＨＣＮＴＬ[０：１]接兩根地址線，以便由上層驅動程序來控制對ＨＰＩ口內部不同寄存器的訪問，并由ＬＷ／ Ｒ接反相器來產生Ｒ／ Ｗ信號。其原理圖如圖４所示。
３ 結束語
本文提供的這種設計方法經過實際運行檢驗，可以保證ＰＬＸ９０５４和ＤＳＰ之間的可靠連接，且邏輯關系簡單。由于數據線可以完全獨立于ＣＰＬＤ之外直接連接，可有效節約成本，因而具有較高的實用價值和經濟價值。
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